16位加法器的流水线计算,verilog代码，用于FPGA平台。
标签： verilog 加法器 代码 流水线
上传时间： 2013-12-18
上传用户：维子哥哥
实现一位加法器的设计，假设输入参数为A,B，则输出为A,B的和
标签： 加法器
上传时间： 2017-01-02
上传用户：baiom
22位流水线加法器，altera公司仿真坏境可用。
标签： 流水线加法器
上传用户：日光微澜
流水线乘法器与加法器 开发环境：Modelsim（verilog hdl）
标签： Modelsim verilog hdl 流水线
上传时间： 2017-09-02
上传用户：lx9076
8位加法器的实现，非流水线结构，很不错。我测试过，效率比较高
标签： 8位 加法器
上传时间： 2016-04-25
上传用户：bcjtao
32位单精度浮点加法器。进行用加法运算，仿真输出
标签： 精度 浮点 加法器
上传时间： 2013-04-24
上传用户：x4587
数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。\r\n
标签： VHDL 寄存器 数控振荡器 加法器
上传时间： 2013-09-04
上传用户：a471778
浮点运算器的核心运算部件是浮点加法器，它是实现浮点指令各种运算的基础，其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法，通过VHDL语言在QuartusII中进行设计和验证，此加法器通过状态机控制运算，有效地降低了功耗，提高了速度，改善了性能。
标签： FPU 加法器
上传时间： 2014-01-19
上传用户：xauthu
为了缩短加法电路运行时间，提高FPGA运行效率，利用选择进位算法和差额分组算法用硬件电路实现32位加法器，差额分组中的加法单元是利用一种改进的超前进位算法实现，选择进位算法可使不同的分组单元并行运算，利用低位的运算结果选择高位的进位为1或者进位为零的运算结果，节省了进位选择等待的时间，最后利用XILINX进行时序仿真，在FPGA上进行验证，可稳定运行在高达50兆的频率，理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。
标签： 进位 加法器 硬件 电路实现
上传时间： 2013-12-19
上传用户：jshailingzzh
8位加法器和减法器设计实习报告
标签： 8位 加法器 减法器 实习报告
上传时间： 2013-10-22
上传用户：sjyy1001
